关于走线间距方面的讨论

e5026532 · 发表于 2014-8-11 20:55:26

高速电路PCB网，专注于嵌入式方案，信号完整性和电源完整性仿真分析，高速电路PCB设计,各种EDA工具（Cadence\Mentor\\AD\\CAM\ANSYS HFSS）交流学习。

您需要登录才可以下载或查看，没有账号？立即注册

×

和大家讨论一个问题呗。
   我们做PCB设计的时候，在规则中往往要求走线间距满足3W规则。在一般的设计中大家也往往是这么遵循的，但是在一些特别小的BGA封装中。向外部引线时即存在一定的困难，而这种小CPU的主频还是比较高的，例如1GHz。我在观看例如BeagleBoard等知名设计板时。发现越是这样的小分装走线越是走的“飘逸”，不按规则。往往走线的间距连1W都没有。我想请问大家，这样的设计在实际中不会出现问题吗？

   特别在并行数据总线方面，我最近手里有一块瑞泰的板子，发现他上面的走线基本上都是间距1W左右，这样做，不怕出问题吗？

   请高手们多多回复，讨论一下这方面的知识。

admin · 发表于 2014-8-11 21:10:51

同组走线之间如果实在没空间，1W间距是可以接受的。但是信号线自己绕等长的gap要至少要2W。不同组走线之间2W以上。时钟与其它所有走线之间至少2W以上。

dcea · 发表于 2014-8-11 21:12:28

admin 发表于 2014-8-11 21:10
同组走线之间如果实在没空间，1W间距是可以接受的。但是信号线自己绕等长的gap要至少要2W。不同组走线之间2 ...

同组走线间距稍微好些。时钟则要注意间距。

e5026532 · 发表于 2014-8-11 22:45:46

admin 发表于 2014-8-11 21:10
同组走线之间如果实在没空间，1W间距是可以接受的。但是信号线自己绕等长的gap要至少要2W。不同组走线之间2 ...

是的，现在复杂的片子为了设计方便会考虑有的用分体式设计减少设计复杂度。但是核心板面积太小就会走线困难，对于高速的板子，1W的距离虽然能解决很多空间问题，但是在串扰等方面着实让人心里没底啊

admin · 发表于 2014-8-13 23:03:27

e5026532 发表于 2014-8-11 14:45
是的，现在复杂的片子为了设计方便会考虑有的用分体式设计减少设计复杂度。但是核心板面积太小就会走线困 ...

这是没办法的事情。只能靠经验了。

阿伟 · 发表于 2014-8-13 23:49:03

内部区域可以近一些，外面做间距大些补偿了

阿伟 · 发表于 2014-8-13 23:50:04

内部区域可以近一些，外面做间距大些补偿了

阿伟 · 发表于 2014-8-13 23:50:10

内部区域可以近一些，外面做间距大些补偿了

		自动登录	找回密码
密码			立即注册

关于走线间距方面的讨论

高速电路PCB网，专注于嵌入式方案，信号完整性和电源完整性仿真分析，高速电路PCB设计,各种EDA工具（Cadence\Mentor\\AD\\CAM\ANSYS HFSS）交流学习。

点评

浏览过的版块

站长推荐 /4