电平逻辑区分 ECL/PECL

若华

在电路设计中常见各种不同逻辑电平，不同电平之间的信号不一定能直接互联。因为不同逻辑电平规定的高低电平电压范围不同，不同逻辑对应的驱动能力也不同。特别是高速互连的情况下，故熟悉不同逻辑电平规范非常重要。

TTL电平比较常见，但是目前越来越无法满足高速工作。这部分内容网上资料非常多，不做赘述。

    本帖主要讲述ECL/PECL电平。

摩托罗拉公司提出ECL电平。

ECL电路是发射极耦合电路，是一种非饱和的数据逻辑电路。由于其内部晶体管工作在截止区或者放大区，故速度不受少子限制，工作速率可高达10Gb/S.

ECL发射极开路。如下图1.1是其内部结构。Q5代表恒流源。

file:///C:\DOCUME~1\ADMINI~1\LOCALS~1\Temp\ksohtml\wps_clip_image-184.png

电路内工作时电压摆幅小（单端最大850mV，速率越高摆幅更小，最小500mV左右），要求晶体管工作点稳定性好。输入和输出端的共模电压都是Vcc-1.3V，在电源电压相同时，

可以把PECL电路的输入端和输出端直接相连，有利于简化电路，减少芯片外围元件。PECL电路输入端必须建立偏置电压：Vcc-1.3V，空闲的输入端不能浮空，必须有同样的偏置电压；有些芯片提供Vbb或（Vcc-1.3V）输出，可以很方便地用于输入端偏置。Vbb引脚要接去耦电容。通常在PECL电路通常有多个Vcc 引出端，在每个Vcc 引脚旁都要加去耦电容，以保证电路在高频下正常工作。

逻辑扇出能力强，输入阻抗大于10K，而输出阻抗仅几欧姆。

但是其功耗大。

PECL是ECL的一种延伸和发展，改进了ECL电路负电源供电的缺点，只有单电源+5v/3.3V(此时为低压PECL,即LVPECL)供电。PECL摆幅相比ECL也减小。

file:///C:\DOCUME~1\ADMINI~1\LOCALS~1\Temp\ksohtml\wps_clip_image-255.png

如上图1.2已经为输入端提高合适的偏执电压(VCC-1.3V)，若对于没有提高偏置的电路需外加偏置电路。输出端是射极跟随器，需要接上负载才能工作。PECL输入输出端都有相同的静态直流电压，可以直接耦合。

输出无端接时候，电阻Rt直接接地。Rt阻值上限由晶体管工作电流限制，下限由功耗限制。一般Vcc=5V  Rt=270～470Ω，Vcc=3.3V  Rt=120～270 Ω。在PCB走线输入输出端距离很近时候，无需用传输线来传递信号时候可以采用此种方法。电路示意图如下1.3

file:///C:\DOCUME~1\ADMINI~1\LOCALS~1\Temp\ksohtml\wps_clip_image-308.png

PECL并联端接时候Rt=50欧姆，但是需要额外的电源VCC-2V。Rt都接到VCC-2V电源上。此功耗较小。

当输入和输出端距离较远时候，采用Thevenin 等效并联端接接口。需要进行终端阻抗匹配。如下图1.4

file:///C:\DOCUME~1\ADMINI~1\LOCALS~1\Temp\ksohtml\wps_clip_image-357.png

串联时候，需要在输出端和传输线之间串联电阻。

file:///C:\DOCUME~1\ADMINI~1\LOCALS~1\Temp\ksohtml\wps_clip_image-402.png

  其中，Rs+Ro= Zo，Rs= 串联端接电阻，Ro= 驱动器输出内阻，Zo= 传输线特性阻抗。

交流耦合时候输出端需接去耦电容。

接下来的帖子将讲述其他逻辑电平，包括LVDS,CML,LVCMOS等。

欢迎到www.techaird.com 参与讨论。

该帖已经同步到电子微博网 若华的微博

admin

很好的帖子。让人学习各种高速接口类型。