晶振经过分路器之后如何连接

若华 · 发表于 2014-8-19 10:32:10

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本帖最后由若华于 2014-8-19 10:34 编辑

晶振输出3.3V LVPECL或者LVDS电平；分路器SY5801输入输出端口是CML电平；IC时钟端口是模拟差分输入，差分摆幅800mV.
请问如何晶振经过分路器之后电路如何连接？PCB走线时候如何控制走线阻抗为50欧姆（有一个芯片）？如何保证终端匹配？

如下是电路图，请指教

file:///C:\DOCUME~1\ADMINI~1\LOCALS~1\Temp\ksohtml\wps_clip_image-8689.png

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若华 · 发表于 2014-8-19 10:39:24

图中晶振和分路器之间是不是不应该交流耦合，而是直接连接？然后分路器输出信号在和IC直接交流耦合？

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易阳 · 发表于 2014-8-19 13:22:52

看不到图片。@若华

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若华 · 发表于 2014-8-19 17:01:46

实在是上传不了这个问题就火

易阳 · 发表于 2014-8-19 17:03:38

帮楼主代传

易阳 · 发表于 2014-8-19 18:03:21

楼主，如我们在群内讨论，基本上不同电平逻辑之间，使用交流耦合，这个是可以确定没有问题的。
在终端匹配上，可以使用戴维南，或者直接采用电阻并联后串电容到地的方式。保证阻抗的正确性。

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若华 · 发表于 2014-8-19 20:57:33

这里有输出3.3 V LVPECL到3.3V CML 然后进入1.8v模拟差分信号。CML逻辑芯片只是分路用的将一路信号copy为两路相同的信号这里需要耦合么？我见过其他的设计这里是直流耦合的。

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若华 · 发表于 2014-8-19 20:58:48

1.8V模拟差分信号那个芯片对应的时钟输入引脚显示的是模拟输入应该不是LVDS吧？

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dcea · 发表于 2014-8-20 08:46:49

3.3 V LVPECL到3.3V CML 这里是可以直接耦合的。

若华 · 发表于 2014-8-20 09:21:08

dcea 发表于 2014-8-20 08:46
3.3 V LVPECL到3.3V CML 这里是可以直接耦合的。

什么时候需要设置偏置电压？设置偏置电压一般不都是采用戴维南方法么？

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