信号完整性B009：什么时候需要做端接？

易阳

        什么时候需要端接，是一个很多人纠结的问题。通常的一个说法是：短走线不用端接，那多长的走线算短走线？有人说当走线长度超过信号上升时间的1/4时必须端接，也有人说超过1/5必须端接，还有人把这个长度定在了1/6信号的上升时间。众说纷纭，到底哪一个是合理的？这让很多人抓狂！今天就这个问题谈一点个人的看法。

        先来看一张图，在图中特定的互联情况下，走线长度不同时接收端波形也不同。图中驱动器输出阻抗为10欧姆，传输线特性阻抗50欧姆。走线长度分别为信号上升时间Tr的1/4、1/5、1/6情况下，接收端信号上冲也不一样。在这个特定情况下，上冲分别为25%、12.5%、5%，走线短，信号振铃也小。要抑制振铃，需要端接。那么什么时候需要端接实际上转化成了能容忍多大的上冲问题。如果非要追求一个确定的硬杠杠来划分是否需要端接，不防考虑一下这个问题：信号能容忍多大的上冲或过冲，有普遍适用的硬性标准么？

       

        再来看看下面这张图，振铃达到这种程度行不行？怎么判断啊？标准答案是：鬼知道！单单从波形本身是没法判断行还是不行。做出任何判断都要有一个标准，行还是不行是靠这个标准衡量的。而恰恰在不同工程中这个标准不一样，所以一定要结合工程实际情况来看。

       

        对于什么时候需要端接，我不赞同非此即彼的绝对化做法，为什么非要划出一个明确的界限呢？工程上需要怎样做就怎样做，根据工程需要来不是很好么。不同接收芯片的要求不同，你没有办法要求所有的芯片厂商必须达到完全相同的电气指标，这注定了我们处理问题时必须灵活一些。

        判断是否需要端接至少需要考虑以下几条： a) 接收芯片必须是安全的。你必须保证接收芯片活着，击穿了就啥都没法玩了。 b) 信号本身要能稳定传递信息。送到接收端的是0还是1,必须能准确判断出来，信号反射产生的噪声很多时候会影响到接收端可用的时间窗口，噪声太大，可能时序上会出问题，判断0还是1可能出现错误。 c) 这个信号别去霍霍别的信号。反射噪声会加大对其他信号的干扰，不能把别人那搞的一团糟，影响要在可容忍范围内。 d) 对EMI的影响。产品是什么性质的？

        举一个极端的例子，比如我想做一个纯粹实验用的板子，就是为了验证某一个问题，根本不会转化成产品，那只要反射不影响到这个板子的功能就可以。信号振铃？振去吧，只要不影响功能验证，谁理你，别把芯片打坏了就行。

        如果是产品化的板子，那要考虑一下。产品比较简单，走线不是很密，EMC要求不高或外面屏蔽很好，哦，那好，只要芯片别击穿，能稳定的传信息，振去吧，我能忍！不过嘛，既然是产品化的东西，加点保险吧，还是处理一下比较好，别总挑战极限。这个决策好像没用到什么硬性标准，这可不是根据几分之一信号上升时间做的决策，自己权衡后的决定。

        产品化的板子，高速高密，EMC不好过？还能忍？忍无可忍无需再忍！老老实实仔细处理，仿一仿看看吧。至于几分之一信号上升时间，前期系统规划的时候作为一个辅助判断工具可以用一用，到产品详细设计的时候就放一放吧，要控制风险啊。

        再回到问题本身，什么时候需要端接？你应该有自己的判断了。

        最后特别提出信号完整性领域的一句至理名言：“It depends！”。这句话绝不是托词！

        【关键词】信号完整性、高速电路设计、高速PCB设计、端接、信号上升时间

        出处：于博士信号完整性研究网 www.sig007.com。