高速信号的电源完整性分析（可惜没有图）

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高速信号的电源完整性分析在电路设计中，设计好一个高质量的高速PCB板，应该从信号完整性(SI——Signal Integrity)和电源完整性 (PI——Power Integrity )两个方面来考虑。尽管从信号完整性上表现出来的结果较为直接，但是信号参考层的不完整会造成信号回流路径变化多端，从而引起信号质量变差，连带引起了产品的EMI性能变差。这将直接影响最终PCB板的信号完整性。因此研究电源完整性是非常必要和重要的。
9.1 电源完整性概述虽然电子设计的发展已经有相当长的历史，但是高速信号是近些年才开始面对的问题，随之出现的电源完整性的许多概念并不为大多数人所了解。这里，对其中涉及到的一些基本名词做些简单的介绍。
9.1.1 电源完整性的相关概念电源完整性 (Power Integrity) ：是指系统供电电源在经过一定的传输网络后在指定器件端口相对该器件对工作电源要求的符合程度。虽然电源完整性是讨论电源供给的稳定性问题，但由于地在实际系统中总是和电源密不可分的，通常把如何减少地平面的噪声也做为电源完整性的一部分讨论。
电源分配网络：电源分配网络的作用就是给系统内所有器件或芯片提供足够的电源,并满足系统对电源稳定性的要求。
同步开关噪声（Simultaneous Switch Noise，简称SSN）：是指当器件处于开关状态，产生瞬间变化的电流（di/dt），在经过回流途径上存在的电感时，形成交流压降，从而引起噪声，所以也称为Δi噪声。同步开关噪声包括电子噪声、地弹噪声、回流噪声、断点噪声等。它对电源完整性的影响表现为地弹和电源反弹。
地弹噪声：它是同步开关噪声对电源完整性影响的表现之一。是指芯片上的地参考电压的跳动。当大量芯片的输出同时开启时，将有一个较大的瞬态电流在芯片与板的电源平面流过，芯片封装与电源平面的电感和电阻会引发电源噪声，这样会在真正的地平面（0V）上产生电压的波动和变化，这个噪声会影响其它元器件的动作。负载电容的增大、负载电阻的减小、地电感的增大、同时开关器件数目的增加均会导致地弹的增大。
回流噪声：众所周知，只有构成回路才有电流的流动，整个电路才能工作，这样每条信号线上的电流势必要找一个路径以从末端回到源端，一般会选择与之相近的平面。由于地平面（包括电源和地）分割，例如地层被分割为数字地、模拟地、屏蔽地等，当数字信号走到模拟地线区域时，就会产生地平面回流噪声。
9.1.2 电源噪声的起因及危害造成电源不稳定的根源主要在于两个方面：一是数字器件高速开关状态下，△I噪声电流和瞬态负载电流过大；二是实际电源分配系统存在电感,造成输入阻抗过大,造成很大电磁骚扰。从表现形式上来看又可以分为三类：一是同步开关噪声（Simultaneous Switch Noise，简称SSN），有时被称为Δi噪声，地弹（Ground bounce）现象也可归于此类（图9－1-a）；二是非理想电源分配系统的阻抗影响（图9－1-b）；三是由于电源分配系统可以看成很多电感和电容构成的网络,也可看成谐振腔，存在谐振效应，影响阻抗的大小，同时存在边缘效应,即引起边缘反射和边缘辐射现象（图9－1-c）。在前面第六章中已经详细介绍了同步开关噪声的问题。
   
从前面的图9－1-c我们可以看到，电源平面其实可以看成是由很多电感和电容构成的网络，也可以看成是一个共振腔，在一定频率下，这些电容和电感会发生谐振现象，从而影响电源层的阻抗。比如一个8英寸×9英寸的PCB空板，板材是普通的FR4，电源和地之间的间距为4.5Mils，随着频率的增加，电源阻抗是不断变化的，尤其是在并联谐振效应显著的时候，电源阻抗也随之明显增加（见图9－2）。
除了谐振效应，电源平面和地平面的边缘效应同样是电源设计中需要注意的问题，这里说的边缘效应就是指边缘反射和辐射现象，也可以列入EMI讨论的范畴。如果抑制了电源平面上的高频噪声，就能很好的减轻边缘的电磁辐射，通常是采用添加去耦电容的方法，从图9－3中可以看出去耦电容在抑制边缘辐射中的作用。边缘效应是无法完全避免的，在设计PCB时，要尽量让信号走线远离铺铜区边缘，以避免受到太大的干扰。
9.2 电源分配系统设计分析高速PCB 电源完整性设计的主要问题之一,就是电源分配系统的设计。电源分配系统的质量直接影响信号的质量。
在高速系统中,电源分配系统在不同频率时,存在不同输入阻抗,导致PCB 电源/ 地平面上出现由ΔI 噪声电流,瞬态负载电流引起的ΔI 噪声电压。这会造成供电不连续,导致电磁骚扰发生,严重影响高速系统的正常工作。理想电压源的源阻抗为零,保证电磁骚扰被吸收,负载上的电压与源电压相等。而实际电源存在阻抗,引起电源完整性问题,并产生电磁骚扰。
图9－4-b画出的是一个真正的电源，它有一定的以电阻，电感或者电容形式存在的阻抗。事实上，阻抗是分布在整个电源分配系统中。因为有了阻抗，噪音信号将叠加在电源上。




电源分配系统设计的关键是控制电源的目标阻抗。让我们考虑一块5*5 的板子，有多片数字IC，并有一个＋5.0V 的电源，忽略IC相对于电源的位置和线路噪声，那么+5V电源传送到各个IC的电源管脚，并且保持+5V不变。具有这些特性的电源，可以原理性地代表一个理想的电源，它的阻抗是0，如图9－4-a所示。0阻抗保证了电源端的电压与负载端的电压一致。
9.2.1 电源分配系统的分类电源分配系统可以分为局部电源分配和系统级电源分配。局部电源分配网络的分析虽然和系统级的电源分配有很多共同之处，但是它们的侧重点是不同的。局部电源分配系统侧重于为I/O缓冲器提供所必须的高频电流。
1 局部电源分配
本质上说，在数字系统中对电源分配的问题需要做两个级别的考虑，即低频和高频。实际系统的电源供给是通过感性的平面或者走线网络而分发的，因此当多个器件的许多门电路同时发生开关的时候，电源平面和走线的电感和电阻就会表现为高阻抗的特性，从而限制了瞬间电流的通过。所以考虑高频主要是满足器件I/O 电路的需要。此外，芯片的内核逻辑元件也需要高频的电源分配。
VRM（Voltage Regulator Module）是供电的源端, 中文意思是电压调节模块，其主要作用是通过对直流-直流（DC-DC）转换电路的控制来为器件提供稳定的工作电压。它将一个直流电压转换为另一个值,如将5V转为1.8V。图9－5是VRM的一个简化的线性模型,其中Rout为VRM的输出电阻,Lout为VRM的输出电感,Rflat为VRM的等效串联电阻(ESR),Lslew为VRM的输入电感,它由VRM内部晶体管的特性决定：file:///C:.Users.dell.AppData.Local.Temp.ksohtml.wps_clip_image-20376.png，式中V为电压波动范围，di是VRM输出的最大瞬态电流，dt是VRM的输出电流从0变为di所需的时间。
当输出缓冲器发生开关的时候，它需要电源VRM模块很快速地提供电流，但是由于电源路径上存在串联电感，它会在开关期间内限制电流的通过。如果这个电感足够大，那么当瞬间电流变化很快的时候，输出缓冲器和电源之间就会被完全分隔。当电感足够大，在高速开关的状态下，看起来就像一个开路，而阻止了电流的通过。这样，由于电源不能提供所需的电流，那么在I/O 单元上所加的电压就会变低。这种现象有很多种叫法，比如电源下降（power droop），塌轨（rail collapse）等。无论怎么称谓，如果在设计时候没有经过充分的考虑，就会破坏信号的完整性。
理想情况下，消除或者是减小串联电感，就可以解决塌轨的问题。但是在实际的系统中无法采用这种理想的方法，因为不可能在距离每个I/O 很近的位置都放置一个VRM。另一个比较好的做法就是将去耦电容尽可能的靠近器件放置。VRM 会对去耦电容进行充电，所以这些电容可以看作是局部的电池或者是针对I/O 的微型电源供给系统。如果去耦电容的容量足够大，电容的串联电感很小，那么这些电容就可以在开关输出的时候提供必要的瞬间电流，从而保持信号的完整。图9－6显示了信号质量随局部电容变化的响应情况，电容C 代表器件I/O 单元的局部电容，可以看到，随着电容容量的增大，信号完整性也就变得越好。


（a）以电源为参考的微带线；
（b）以地为参考的微带线
2 系统级电源分配
系统级电源分配网络的作用就是为所有的器件提供一个稳定均衡的电压。保持整个板子系统电源的平稳是至关重要的，因为参考电压或者电源电压的波动将会显著影响单个器件的时序和信号完整性。电源的波动会导致器件之间的时序偏差，侵蚀宝贵的时序裕量。这些元器件都需要一个低阻抗的电压源，这样才能在逻辑门发生开关的时候提供必要的电流。如果器件是直接连到电源或者VRM上，那就不用担心系统的电源分配了，然而不幸的是，实际系统的电源供给是通过感性的平面或者走线网络而分发的，因此当多个器件的许多门电路同时发生开关的时候，电源平面和走线的电感和电阻就会表现为高阻抗的特性，从而限制了瞬间电流的通过。系统级电源分配的目的就是为了给系统中的各器件提供所有的电流需求。
本质上说，在数字系统中对电源分配的问题需要做两个级别的考虑，既低频和高频。考虑高频主要是满足器件I/O 电路的需要，这在前面的章节已经重点讨论过了。此外，芯片的内核逻辑元件也需要高频的电源分配。电源分配系统在高频部分的功能就是为器件各部分提供瞬态电流，正如前面所说的，可以通过距离电源管脚尽可能近的地方放置电容，并且增大片上电容的方法来达到这样的要求，这些电容就会像电池一样为器件提供必需的瞬间电流，电容的容量要足够大，这样才可以存储足够多的电荷，从而满足瞬态电流的需求。但存在的问题是，一旦电容将电荷耗尽，在重新被充电之前，就不能再提供电流，如果这个高频电容和电源之间路径的电感比较大，那么电容就无法达到及时的充电，继而也就不能提供所需的电流。解决这个问题可以通过在VRM和器件之间多放置一些电容来实现。如果新加的电容放置的恰当，那么它就可以提供一个电荷“储水池”，为靠近器件的电容进行再充电。这种外层的电容在容量上要比片上电容或者内层的电容要大。由于这些电容远离了器件，对其去耦带宽的要求也降低了，因为它们不需要满足逻辑单元全部的电流变化（di/dt）需求，而只需提供对内层电容进行再充电所必需的带宽即可。有时候，为了保持整个板子的参考电压的稳定和均衡，可能需要在系统电源和器件之间放置好多层的电容。电容距离器件越远，它所需要提供的带宽也越小。
9.2.2 常用的两种电源分配方案我们的设计目的是尽可能减小网络中的阻抗，实现电源完整性。有两种方法：电源总线法（power buses）和电源位面法(power planes)。一般来说，电源位面法较之电源总线法有着比较好的阻抗特征，不过，就实用性来说，总线法更好一些。两种电源分配方案分别用图9－7的a 和b 表示。
电源总线系统（图9－7－a）是由一组根据系统设备要求不同而具有不同电压级别的线路组成的。从逻辑上讲，典型的应该是+3.3V 和地线。每种电压级别所需的线路数目根据系统的不同而不同。
电源位面系统（图9－7－b）是由多个涂满金属的层（或者层的部分）组成的。每个不同电压级别需要一个单独的层。金属层上面唯一的缝隙，是为了布置管脚和信号过孔用的。


早期设计更倾向于总线方法，这是因为电源位面系统把整个层用作电源分配，成本比较高。总线需要给所有的设备提供电源，而且还要给信号线留出空间；于是，总线必须是很长很窄的带子。这使得在较小的交叉范围内产生一些小阻抗。
尽管这些阻抗很小，但是仍然不可忽视。一块最简单的板子也会有20 到30 个IC。如果一个带有20 个IC 的板子上，每个设备有200mA，那么总电流将为4A。那么总线上1.125欧姆的小阻抗将会造成0.5V 的电压损失。如果供应的总电压是5V的话，那么总线上最后一个设备仅能得到4.5V的电压。
因为电源位面系统使用的是整个层，那么它的唯一限制就是板子的尺寸问题。带有同样多设备的系统，电源位面上的阻抗只是总线系统上的阻抗的一个零头。因此，电源位面系统似乎比总线系统更可能为整个系统提供全电压。
在总线上，电流被限制在总线的路线上。每个高速设备产生的线路噪声都将被带入这条线路中其他的设备。而电源位面系统中，电流不受线路控制，分布在整个层上。由于整体阻抗小，电源位面系统比总线系统的噪声更小。
9.2.3 电源分配系统阻抗设计现代IC 工艺已进入深亚微米(0. 1～0. 01μm) 阶段,数字信号上升/下降沿为亚纳秒(1～0. 1 ns) 量级,使高速数字系统设计面临巨大挑战。IC 尺寸越来越小, 偏置电压和电源电压越来越低,时钟频率不断上升,微处理器和专用芯片集成的功能越来越多,消耗的功率也越来越大,这对电源分配网络的设计提出了更高的要求。电源分配网络的一种设计方法是目标阻抗法:首先根据系统要求,确定目标阻抗，然后设计电源分配网络的阻抗,使其在一定的频率范围内低于目标阻抗,如图9－8 所示。


图9－8 目标阻抗
那么如何确定目标阻抗呢？如果工作电压和功率给定，平均电流可以利用欧姆定律来计算。假设电源的电压只允许在一定的范围内波动(如5％)，那么我们可以算出电源分配系统(PDS)的目标阻抗：
            
例如，某FPGA芯片在0.2ns的上升沿吸入2A的电流，此时电源电压会暂时降低（压降），而地平面电压会暂时被拉高（地弹）。由于电流的瞬变值为2A，电压的瞬变值由V=Z×I来决定，Z是从芯片端视出的阻抗，因此，为了避免电压的尖峰波动，在从直流到信号带宽的频率范围内，Z值必须低于某一门限值，如图9－9所示。


在该设计中，为了保持电源完整性，电源—地的电压波动必须保持在标准值3.3V的5%以内。因此噪声不能大于0.05×3.3V=165 mV。可以据此按照欧姆定律计算出PDS的最大阻抗165mV/2A=82.5mΩ，图9－9中虚线部分即为PDS阻抗应该满足的目标区域。
对于最低频率，通常是1kHz或者更低的频率——电源满足阻抗特性的要求，电源和地层的结构通常不会破坏阻抗特性，因为它们呈现低电阻与电感特性。而当频率高于1kHz时，电流通路的互感大到足以使电压超过限定值，我们可以根据下式来计算需要满足PDS阻抗要求的信号带宽：


在该设计中，其带宽为1.75GHz。
从上面的式9－1可以看出，随着电源电压不断减小，瞬间电流不断增大，所允许的最大电源阻抗也大大降低。而当今电路设计的趋势恰恰如此，参见下面微处理器性能参数变化的图表9－1。综合各因素的影响，几乎每过三年，电源阻抗就要降为原来的五分之一，由此可见，电源阻抗设计对于高速电路设计者来说是至关重要的。


在设计电源阻抗的时候，要注意频率的影响，我们不但需要计算直流阻抗（主要是电阻），还要同时考虑在较高频率时的交流阻抗（主要是电感），最高的频率将是时钟信号频率的两倍，这是因为在时钟的上升沿和下降沿，电源系统上都会产生瞬间电流的变化。一般可以通过下面这个基本公式来计算受阻抗影响的电源电压波动：  


为了降低电源的电阻和电感，在设计中可采取的措施是：
（1）用电阻率低的材料，比如铜；
（2）较厚、较粗的电源线，并尽可能减少长度；
（3）降低接触电阻；
（4）减小电源内阻；
（5）电源尽量靠近GND；
（6）合理使用去耦电容；




在PCB板上，电源分配网络是由电源模块、电源地平面、各种电容组成的。它们分别在不同的频率范围内作出响应。电源模块响应的频率范围大约是从直流到1KHz，大的电解电容提供电流并在1kHz到1MHz的范围内保持较低阻抗，高频陶瓷电容在1MHz到几百MHz的频率范围内保持较低阻抗,PCB板上的电源地平面对则在100MHz以上频率范围内保持较低阻抗 (图9－10)。下面我们分别考虑各部分的模型及非理想特性，以及如何设计电源分配系统的阻抗[12]。
9.2.4 电容在电源分配系统中的应用从前面的分析可以看到，无论是降低电源平面阻抗，还是减少同步开关噪声，电容都起着很大的作用，从图9－11可以看到，增加了旁路电容之后的电源要比没有增加旁路电容时稳定得多，因此电容对电源完整性的设计有着重要的作用。电源完整性设计的重点也在如何合理的选择和放置这些电容。




说到电容，各种各样的叫法就会让人头晕目眩，旁路电容，去耦电容，滤波电容等等，其实无论如何称呼，它的原理都是一样的，即利用对交流信号呈现低阻抗的特性，这一点可以通过电容的等效阻抗公式看出来：Xcap=1/2лfC，工作频率越高，电容值越大则电容的阻抗越小。在电路中，电容起的主要作用有：给交流信号提供低阻抗的通路；增加电源和地的交流耦合，减少交流信号对电源的影响；除此以外，对于直流电压，电容器还可作为电路储能，利用充放电起到电池的作用。在本节中将讨论电容在高速PCB电源分配系统中的应用。
1. 电容的频率特性
对于理想的电容器来说，不考虑寄生电感和电阻的影响，那么在电容设计上就没有任何顾虑，电容的值越大越好。但实际情况却相差很远，并不是电容越大对高速电路越有利，反而小电容才能被应用于高频。理解这个问题，首先必须了解实际电容器本身的特性，参考图9－12，可以看到实际的电容器要比理想的电容复杂的多，除了包含寄生的串联电阻Rs（ESR），串联电感Ls（ESL），还有泄漏电阻Rp，介质吸收电容Cda，和介质吸收电阻Rda等。泄漏电阻Rp也称为绝缘电阻，值越大，泄漏的直流电流越小，性能也越好，一般电容的Rp都很大（G欧姆级以上），所以在一般考虑问题时可以忽略。介质吸收的等效RC电路反映了电容介质本身的特性，是一种有滞后性质的内部电荷分布，它使快速放电然后开路的电容器恢复一部分电荷，所以介质吸收太大的电容不能应用于采样保持电路。


对电容的高频特性影响最大的则是ESR和ESL，通常采用上图中简化的实际模型。电容也可以看成是一个串联的谐振电路，其等效阻抗和串联谐振频率为：
当它在低频的情况(谐振频率以下)，表现为电容性的器件，而当频率增加（超过谐振频率）的时候，它渐渐的表现为电感性的器件。也就是说它的阻抗随着频率的增加先增大后减小，等效阻抗的最小值发生在串联谐振频率是，这时候，电容的容抗和感抗正好抵消，表现为阻抗大小恰好等于寄生串联电阻ESR，变化曲线如下图9－13所示：




从谐振频率的公式可以看出，电容大小和ESL值的变化都会影响电容器的谐振频率（见
下图9－14）。由于电容在谐振点附近的阻抗最低，所以设计时尽量选用谐振频率和实际工作频率相近的电容。如果工作的频率变化范围很大，则可以混合使用电容，即同时选择一些谐振频率较小的大电容和谐振频率较大的小电容。




描述曲线的锐度可以用品质因素Q值来表示，即Q越大，谐振频率曲线越尖，能量衰减的越慢。它主要和ESL和ESR的比值有关，其表达式为：


实际应用中的电容往往都是多个并联使用，因为这样可以大大降低等效的ESR和ESL，增大电容。对于多个（n）同样值的电容来说，并联使用之后，等效电容C变为nC，等效电感L变为L/n，等效ESR变为R/n，但谐振频率不变。不同值的电容并联情况就会更为复杂，因为每个电容的谐振频率不同，当工作频率处于两个谐振频率之间时，一些电容表现为感性，另外一些表现为容性，这就形成了一个LC并联谐振电路，当处于谐振状态时，电感和电容之间进行周期性的能量交换，这样流经电源层的电流极小，电源层表现为高阻抗状态，这种现象也被称为反谐振（Anti-resonance）。其实不光是并联的电容会出现这种情况，电源平面和地平面本身就是一个等效的电容，所以它也会和在一定频率下呈感性的电容发生并联谐振。如何降低反谐振带来的影响，这是电源完整性设计中需要重视的地方。 通常采用仿真软件来仿真不同谐振频率电容并联对电源完整性的改善。
2. 电容的使用
对于一个实际的电路系统，我们如何正确选取合适的电容呢？我们以一个实际例子来说明，假设电路中有50个驱动缓冲器同时开关输出，边沿速度1ns，负载30pF，电压2.5伏，允许波动范围为+/-2%（如果考虑电源层的阻抗影响，可允许的波动范围可增加）。则最简单的一种方法就是看负载的瞬间电流消耗，计算方法如下：
1． 先计算负载需要的电流I


则总的电流需要：50file:///C:.Users.dell.AppData.Local.Temp.ksohtml.wps_clip_image-2664.png75mA=3.75A
2． 然后可以算出需要的电容


3． 考虑到实际情况可能因为温度，老化等影响，可以取80nF的电容以保证一定的裕量。并可采用两个40nF的并联，以减小ESR。
上面的这种计算方法很简单，但实际的效果不是很好，特别是在高频电路的应用上，会 出现很多问题。比如上面的这个例子，即便电容的电感很小，只有1nH，但根据dV=Ldi/dt，可以算出大概有3.75V的压降，这显然是无法接受的。
因此，针对较高频率的电路设计时，我们要采用另外一种更为有效的计算方法，主要的是看回路电感的影响。仍以刚才那个例子分析：
1．先计算电源回路允许的最大阻抗Xmax


2．考虑低频旁路电容的工作范围FBYPASS


这是考虑板子上电源总线的去耦电容，一般取值较大的电解电容，这里假设其寄生电感为5nH。可以认为频率低于FBYPASS的交流信号由板级大电容提供旁路。
4． 考虑最高有效频率Fknee，也称为截止频率
Fknee=0.5/Tr=0.5/1ns=500MHz，截止频率代表了数字电路中能量最集中的频率范围，超 过Fknee的频率将对数字信号的能量传输没有影响。
5． 计算出在最大的有效频率（Fknee）下，电容允许的最大电感LTOT


6． 假设每个电容的ESL为1.5nH(包含焊盘引线的电感)，则可算出需要的电容个数N：


7． 电容在低频下不能超过允许的阻抗范围，可以算出总的电容值C


8． 最后算出每个电容的取值Cn
Cn=C/N=28.3uF/354=80nF
计算结果表示，为了到达最佳设计效果，我们需要将354个80nF的电容平均分布在整个PCB板上，但是从实际情况看，这么多电容往往是不太可能的，如果同时开关的数目减少，上升沿不是很快，允许电压波动的范围更大的话，计算出来的结果也会变化很大。如果实际的高速电路要求的确很高的话，我们只有尽可能选取ESL较小的电容来避免使用大量的电容。
3.电容布板的注意因素
通过对以上的分析，我们可以大致总结出高速PCB布线中对电容处理的要求，简单的说就是降低电感。具体措施主要有：
A、减小电容引线/引脚的长度。
B、使用宽的连线。
C、电容尽量靠近器件，并直接和电源管脚相连。
D、降低电容的高度（使用表贴型电容）。
E、电容之间不要共用过孔，可以考虑打多个过孔接电源/地。
F、电容的过孔要尽量靠近焊盘（能打在焊盘上最佳），如图9－15所示：




9.2.5电源/地平面对模型分析在中低频时，电源地平面对被当作一个理想电容来看待，其ESR和ESL都很小，这个时候我们在分析电路的时候可以不考虑电源地的影响。在频率很高的情况下，电源地平面对变成了一个谐振腔，在谐振频率点附近，平面对的阻抗变得很大，此时，能量不是被传递，而是被介质储存或消耗掉了,这样就造成了器件实际得到的电能飞快减少，从而使得器件不能正常工作，这样就引起了电源完整性问题，所以如果要能真正很好的解决电源完整性问题我们就必须对电源地平面对有一定的了解。
1 电源地平面对的作用
在研究电源(地)层的设计之前有必要知道高频信号的回流问题。高频信号的回流的原则就是沿着阻抗最小的路径返回信号的驱动端。同时信号的回流在信号的波形切换时，回流的方式是不同的。在PCB上传输线的信号回流总是沿着和该传输线最近的敷铜形成电流返回路径，只是在靠近信号的驱动端时有所区别。信号输出如果为逻辑高，那么信号的回流必须进入驱动端的电源管脚。相反如果输出为低，那么信号的回流必定是回到驱动端的地管脚。信号的传输线和返回路径之间需要有高的电容和低的电感。高的电容是可以比较好的将电场包含在内；较低的电感是为了减小穿过的磁通量。
PCB上的干扰一是线间的串扰，一是返回电流噪声影响了电压参考平面。显然，这两条途径都与电源、地的敷铜平面关系最为紧密。专用的电源、地层是高速、高精度电路系统PCB的必不可少的部分，它们具有以下重要作用：
    (1)为所有的有源器件提供电能；
    (2)为所有的信号交换提供稳定的电压参考；
(3)提供回路电流的通路：地平面和电源平面可以减少电阻引起的电压损失。如图9－16所示，回路电流经过地流回，由于电阻R1的存在，势必在1和2点产生电压降，电阻越大，压降越大，引起对地电平的不一致，如果有地层，可视为线宽无限大，电阻很小的信号线。回路电流总是从最靠近信号的地层上流过，当地层不止一层时，如果信号处于两层地平面之间而两者又完全相同时，回路电流将等分在两个平面上通过；




    (4)减少高频噪声：地平面和电源平面在垂直方向上重合放置，相当于在地平面和电源平面中间加入一些电容（即两线之间产生的分布电容）这些电容可以起到滤波的作用。并且由于这种电容没有串联电阻（ESR）和导线电感，可以减少与电源有关的高频噪声。如图9－17所示；




    (5)对信号进行屏蔽：这样信号的辐射范围仅限于两平面之间，这就是地线护送的原理。如图9－18。
2  电源地平面模型
电源平面用于为现代数字系统的核心逻辑电路和I/O电路提供能量。随着微电子技术的不断提高，电源平面所需承受的电流不断上升，而允许的电源噪声却不断下降。这就要求电源平面从直流DC到高频(可能会达到数GHz)之间要有更低的阻抗。
1） 电源网格分析法
在中低频时，电源地平面对被当作一个理想电容来看待，其分布电阻和分布电感都很小。在频率很高的情况下，电源地平面对变成了一个谐振腔，在谐振频率点附近，平面对的阻抗变得很大，此时，能量不是被传递，而是被介质储存或消耗掉了。
分析平面对的谐振特性的最精确的方法是三维全波电磁场建模和仿真，但是，这种仿真计算量很大，而且很难与时域仿真器集成在一起，所以对实际的PCB设计来说，这种方法不太现实。
现在应用较多的是一种简化的分布/集总式等效电路仿真方法——网格分析法。下面我们就来简单介绍一下这种方法。
我们将电源平面分割成一个个电流单元阵列进行讨论。这些预先定义的单元相互连接构成整个电源平面的长宽几何尺寸。每个单元的频率相关参数直接与电源平面所用的材料和几何形状决定。通常，每个构成电源拓扑结构的形状是固定的，例如分割成8×8的直角单元。每个单元又可等效为一段传输线单元。这种方法的好处是所有电源平面的相关参数都可以通过仿真计算而得到。只需输入下列参数：电源平面的长宽，介电常数，厚度，导体的传导率，导体厚度等。另一个好处就是无需改变单元和拓扑结构就可以进行电源完整性仿真。下面，我们基于组成电源平面的材料和几何尺寸通过简单的计算来获得电源平面分割单元电性能参数。电源地平面分割单元实质是由绝缘体隔开的两个平行金属板构成。它的电容为：              




平面波在该平行电板传输速度为：


其中file:///C:.Users.dell.AppData.Local.Temp.ksohtml.wps_clip_image-5673.png是绝缘体的相对介电常数，file:///C:.Users.dell.AppData.Local.Temp.ksohtml.wps_clip_image-30505.png是光在真空中的传播速度。
同时，我们将电源分割单元等效为传输线单元，平面波在传输线中的传输速度为：                       
其中file:///C:.Users.dell.AppData.Local.Temp.ksohtml.wps_clip_image-3122.png分别为每个传输单元的电感和电容。
所以，电源单元的分布电感可以通过单元的电容和传播速度计算而得到：


通过以上的电容和电感可以计算电源单元的阻抗和传输延迟：


在这四个参数中：只有两个是独立的。得知任意两个就可以算出其他两个，而延迟时间和速度互为倒数。通过以上计算可以充分的提出块单元或传输线单元参数，描述了无耗电源平面的特征。
电源平面的损耗源于以下三种因素：铜箔直流阻抗，导体的趋附效应，绝缘体的电介质损耗。导体直流阻抗与频率无关，而表面效应阻抗与file:///C:.Users.dell.AppData.Local.Temp.ksohtml.wps_clip_image-8201.png成正比。承载电流的导体厚度等于导体厚度以及趋肤深度中最薄处的值。在趋肤效应的作用下，趋肤深度随着频率的提高而降低。电源平面的阻抗为：


其中file:///C:.Users.dell.AppData.Local.Temp.ksohtml.wps_clip_image-16911.png，file:///C:.Users.dell.AppData.Local.Temp.ksohtml.wps_clip_image-30164.png为电导率，file:///C:.Users.dell.AppData.Local.Temp.ksohtml.wps_clip_image-19779.png为导磁率。
电介质损耗是由于电介质的导电性引起的，其导电性与频率和电容成正比：file:///C:.Users.dell.AppData.Local.Temp.ksohtml.wps_clip_image-18926.png                     
其中file:///C:.Users.dell.AppData.Local.Temp.ksohtml.wps_clip_image-31091.png是材料损耗的正切。
2） 电源地平面模型的拓扑结构
电源平面的物理结构如图9－19所示：
将该电源平面均匀分割成N×N的电源单元，如图9－20：
每个单元在X和Y轴方向都构成传输线。通过以上的计算和分析，结合传输线的RLC模型，（图9－21）我们构建出每个电源单元的仿真模型，如图9－22：


图9－21 传输线的RLC模型


图9－22 电源（地）单元的RLC仿真模型
在以上的单元仿真模型中，由于在X轴方向和Y轴方向都存在传输线单元，因此很容易重复计算电源平面的电容，使模型中的电容为实际平面电容的两倍。同样的，由于X轴Y轴传输线之间的交互作用，降低了传输速率。为了校正这些情况，将传输阻抗增大为计算阻抗的file:///C:.Users.dell.AppData.Local.Temp.ksohtml.wps_clip_image-29479.png倍，传输时间降低为计算时间的file:///C:.Users.dell.AppData.Local.Temp.ksohtml.wps_clip_image-22858.png。这样就能根据所给的拓扑正确地仿真出电源平面总的容量和传输通过电源平面的时间延迟。
基于以上建立的电源单元和参数计算，可以将电源(地)平面的整体模型(图12.23)应用于系统的电源完整性仿真中。


图9－23 电源平面整体模型
3） 两种电源网格分析法
电源网格的分析方法包括静态电源网格分析法和动态电源网格分析法两种，下面分别介绍。
静态电源网格分析法无需额外的电路仿真即能提供全面的覆盖。大多数静态分析法都基于以下一些基本概念：
(1)提取电源网格的寄生电阻；
(2)建立电源网格的电阻矩阵；
(3)计算与电源网格相连的每个电阻或者门的平均电流；
(4)根据晶体管或门的物理位置，将平均电流分配到电阻矩阵中；
(5)在每个VDD I/O引脚上将VDD源应用到矩阵；
    (6)利用静态矩阵解决方案计算流经电阻矩阵的电流和IR压降；
由于静态分析法假设VDD和VSS之间的去耦电容足够滤除IR压降或地线反弹的动态峰值(IR压降是指出现在集成电路中电源和地网络上电压下降或升高的一种现象。随着半导体工艺的演进，金属互连线的宽度越来越窄，导致它的电阻值上升，所以在整个芯片范围内将存在一定的IR压降)，因此其结果非常接近电源网格上动态转换的效果。
静态分析法的主要价值体现在简单和全面覆盖。由于只需要电源网格的寄生电阻，因此提取的工作量非常小。而且每个晶体管或者门都提供对电源网格的平均负载，因此该方法能够全面覆盖电源网格，但它的主要挑战在于精度。静态分析法没有考虑本地动态效应和封装传导效应(Ldi/dt)，如果电源网格上没有足够的去耦电容，那么这二者都会导致进一步的IR压降和地线反弹。
动态电源网格分析法不仅要求提取电源网格的寄生电阻，还要求提取寄生电容，并要完成电阻RC矩阵的动态电路仿真。动态电源网格分析法的典型步骤是：
(1)提取电源网格的寄生电阻和电容；
(2)提取信号网络的寄生电阻和电容；
(3)提取设计网表；
(4)根据提取的寄生电阻、电容值和网表生成电路网表；
(5)依据仿真向量集执行电路仿真，主要仿真晶体管或门的动态转换以及该转换对电源网格的影响。
动态分析法的主要价值体现在它的精度。由于分析的依据是电路仿真，IR压降和地线反弹结果将是非常精确的，并考虑了本地动态效应和封装传导效应。
但动态分析法面临的挑战也是十分艰巨的，原因在于：
(1)寄生提取要求非常高，因为需要提取电源网格的电阻和电容以及信号网络的电容。
(2)电路仿真的对象非常多，会使电路仿真引擎满负荷工作。
(3)用作激励信号的向量集在决定输出质量时起着重要的作用。如果没有采用完整的测试向量集，那么结果将是令人怀疑的，因为电源网格的某些部分可能没有被仿真到。
(4)最后，由于单个电源网格就有如此多的考虑因素，基于全面动态仿真的电源网格分析法将难以适应设计规模的进一步增加。
许多追求动态效应的电源网格分析法必须求助于RC压缩技术才能管理大量的仿真数据，然而这样做与动态分析法的主要价值－高精度是互相矛盾的。电源网格的RC压缩化会导致分析结果的精度下降，甚至会掩盖真正的EM问题。
4 PDS分析设计实例
图9－25是利用Cadence软件中的Power Integrity模块,分析一块300mm×200mm的4层PCB板所得到的PDS阻抗结果。PCB板中器件如图9－24所示。




VRM的四个参数Lslew、Rflat、Lout、Rout分别取为74nH、30mΩ、4nH和1mΩ。红色曲线是没有加滤波电容时测试点处的频域阻抗曲线，它在25MHz附近有一个10Ω左右的峰值。在测试点附近加上两个谐振频率为26.4MHz、ESR为68mΩ的大电容后，得到如图中绿线所示的频域阻抗曲线。从图9－25中可以看到，加了大电容后，25MHz附近的阻抗峰值降低到了0.1Ω以下，同时60MHz附近出现了一个新的较小的峰值。再在测试点附近加上两个谐振频率为58.2MHz、ESR为94mΩ的小电容，得到如图中蓝线所示的阻抗曲线。在蓝线中60MHz附近的峰值也被降低到了0.1Ω左右。




对比图中三条曲线可以看出，电容将地平面的阻抗峰值从10Ω降低到0.1Ω，电源分配系统在从直流到400MHz的范围内就会比较好地满足了目标阻抗的要求。
9.3 电路板中电源系统设计分析9.3.1 叠层对电源分配系统的影响随着高速电路的不断涌现，PCB板的复杂度也越来越高，为了避免电气因素的干扰，信号层和电源层必须分离，所以就牵涉到多层PCB的设计。在多层板的设计中，对于叠层的安排显得尤为重要。一个好的叠层设计方案将大大减小EMI及串扰的影响，在下面的讨论中，我们将具体分析叠层设计如何影响高速电路的电气性能。
1 多层板和铺铜层(Plane)
多层板在设计中和普通的PCB板相比，除了添加了必要的信号走线层之外，最重要的是安排了独立的电源和地层(铺铜层)。在高速数字电路系统中，使用电源和地层来代替以前的电源和地总线的优点主要在于：
(1)为数字信号的变换提供了一个稳定的参考电压。
(2)将电源均匀的同时加在每个逻辑器件上。
(3)有效的抑制信号之间的串扰。
原因在于，使用大面积铺铜作为电源和地层大大减小了电源和地的电阻，使得电源层上的电压更加均匀平稳，而且可以保证每根信号线都有相近的地平面相对应，这同时减小了信号线的特征阻抗，对有效地减少串扰也非常有利。所以对于某些高端的高速电路设计，已经明确规定一定要使用6层或以上的叠层方案，如Intel 对PC133内存模块PCB板的要求。更重要的就是考虑到多层板在电气特性，以及对电磁辐射的抑制，甚至在抵抗物理机械损伤的能力上都明显优于低层数的PCB板。
2 高频下地平面层对信号的影响
如果我们将PCB的微带布线作为一个传输线模型来看，那么地平面层也可以看成是传输线的一部分，这里可以用回路的概念来代替地的概念，地铺铜层其实就是信号线的回流通路。电源层和高频下电流回路有什么不同呢？从图9－26中我们可以看出来，在低频下，电流是沿着电阻最小的路径流回，而在高频下，电流是沿着电感最小的回路流回，也是阻抗最小的路径，表现为回路电流集中分布在信号走线的正下方。


高频下，当一条导线直接布在接地层上时，即使存在更短的回路，回路电流也要直接从始发信号路径下的布线层流回信号源，这条路径具有最小阻抗，即电感最小和电容最大。这种靠大电容耦合抑制电场，靠小电感耦合抑制磁场来维持低电抗的方法称为自屏蔽。
下面这个公式反映了图9－27内信号线下方回流路径上的电流密度随着各种条件而变化的规律：




图9－27  微带传输线截面图
    从公式中可以得出结论，在电流回路上，离信号线最近的位置，电流的密度越大，这种情况下整个回路的面积最小，因而电感也最小。同时可以想象，信号线和回路如果离的很近，两者电流大小近似相等，方向相反，在外部空间产生的磁场可以相互抵消，因此对外界的EMI也很小。所以，在叠层设置时最好保证每个信号走线层都有很近的地平面层相对应。
   现在考虑地平面上的串扰问题，在高频数字电路中，造成串扰的主要原因是电感耦合的结果。从上面回路电流密度分布的公式看出，当几个信号线离的比较近的时候，相互的回路电流会产生交叠，这时候两者之间的磁场必然互相干扰，从而产生串扰噪声。串扰电压的大小和信号线之间的距离D，地平面的高度H以及系数K有关，见图9－28：


图9－28  地平面上的串扰


    式中K与信号的上升时间以及相互干扰的信号线的长度有关。对于叠层设置来说，无疑拉近信号层和地层的距离将会有效的减少地平面的串扰。
    在实际PCB布线时经常会遇到这样一个问题，就是在对电源和地层进行铺铜时，如果不注意，可能会在铺铜区里出现一个隔离的槽，这一情况往往是由于过孔过密，或者过孔的隔离区设计不合理造成的（如图9－29）。后果是减慢了上升时间，增加了回路面积，从而导致电感的增大，容易产生不必要的串扰和EMI，我们要避免发生这种现象。


图9－29  电路回路绕过断槽的路径
因此，由于回路电流绕道而增大的电感大致可以表示为：


其中D代表信号线到断槽最近端的垂直距离，W是指走线的线宽。
3 叠层数影响因素
好的叠层结构是对大多数信号完整性问题和EMC问题的最好防范措施，同时也最易被人们误解。这里有几种因素在起作用，能解决一个问题的好方法可能会导致其它问题的恶化。很多系统设计供应商会建议电路板中至少应该有一个连续平面以控制特性阻抗和信号质量，只要成本能承受得起，这是个很好的建议。EMC咨询专家时常建议在外层上放置地线填充(ground fill)或地线层来控制电磁辐射和对电磁干扰的灵敏度，在一定条件下这也是一种好建议。
                  


然而，由于瞬态电流的原因，在某些普通设计中采用这种方法可能会遇到麻烦。首先，我们来看一对电源层/地线层这种简单的情况：它可看作为一个电容(图9－30)。可以认为电源层和地线层是电容的两个极板。要想得到较大的电容值，就需将两个极板靠得更近(距离D)，并增大介电常数(εr)。电容越大则阻抗越低，这是我们所希望的，因为这样可以抑制噪声。不管其它层怎样安排，主电源层和地线层应相邻，并处于叠层的中部。如果电源层和地线层间距较大，就会造成很大的电流环并带来很大的噪声。如果对一个8层板，将电源层放在一侧而将地线层放在另一侧，将会导致如下问题：
(1)最大的串扰。由于交互电容的增大，各信号层之间的串扰比各层本身的串扰还要大。
(2)最大的环流。电流围绕各电源层流动且与信号并行,大量电流进入主电源层并通过地线层返回。EMC特性会由于环流的增大而恶化。
(3)失去对阻抗的控制。信号离控制层越远，由于周围有其它导体,因此阻抗控制的精度就越低。
(4)由于容易造成焊锡短路，可能会增加产品的成本。
我们必须在性能和成本之间进行折衷选择。PCB的各层分布一般是对称的。不应将多于两个的信号层相邻放置；否则，很大程度上将失去对SI的控制。最好将内部信号层成对地对称放置。除非有些信号需要连线到SMT器件,我们应尽量减少外层的信号布线。
对层数较多的电路板,我们可将这种放置方法重复很多次(图9－31)。也可以增加额外的电源层和地线层；只要保证在两个电源层之间没有成对的信号层即可。


图9－31  优秀设计方案的第一步是正确设计叠层结构
高速信号的布线应安排在同一对信号层内；除非遇到因SMT（贴片封装形式）器件的连接而不得不违反这一原则。一种信号的所有走线都应有共同的返回路径(即地线层)。有两种思路和方法来判断什么样的两个层能看成一对：
(1)保证在相等距离的位置返回的信号完全相等。这就是说,应将信号对称的布线在内部地线层的两侧。这样做的优点是容易控制阻抗和环流；缺点是地线层上有很多过孔，而且有一些无用的层。
(2)相邻布线的两信号层。优点是地线层中的过孔可控制到最少(用埋式过孔)；缺点是对于某些关键信号,这种方法的有效性下降。
元件驱动和接收信号的接地连接最好能够直接连接到与信号布线层相邻的层面。作为一个简单的布线原则，表层布线宽度按英寸计应小于按纳秒计的驱动器上升时间的三分之一(例如：高速TTL的布线宽度为1英寸)。如果是多电源供电，在各个电源金属线之间必须铺设地线层使它们隔开。不能形成电容,以免导致电源之间的AC耦合。
上述措施都是为了减少环流和串扰，并增强阻抗控制能力。地线层还会形成一个有效的EMC“屏蔽盒”。 在考虑对特性阻抗的影响的前提下，不用的表层区域都可以做成地线层。
9.3.2 几种典型的叠层方案分析了解了上述基本知识，我们可以得出相应的叠层设计方案。总体来说，尽量遵循以下几方面的规则：
（1）铺铜层最好要成对设置，比如六层板的2，5或者3，4层要一起铺铜，这是考虑到工艺上平衡结构的要求，因为不平衡的铺铜层可能会导致PCB板的翘曲变形。
（2）信号层和铺铜层要间隔放置，最好每个信号层都能至少和一个铺铜层紧邻。
（3）缩短电源和地层的距离，有利于电源的稳定和减少EMI。
（4）在很高速的情况下，可以加入多余的地层来隔离信号层，但建议不要多加电源层来隔离，这样可能造成不必要的噪声干扰。
但实际情况是，上述谈到的各种因素不可能同时满足，这时我们就要考虑一种相对来说比较合理的解决方法。下面就分析几种典型的叠层设计方案：
首先分析四层板的叠层设计。一般来说，对于较复杂的高速电路，最好不采用4层板，因为无论从物理上还是电气特性上说，它都存在若干不稳定因素。如果一定要进行四层板设计，则可以考虑设置为：电源-信号-信号-地，还有一种更好的方案是：外面两层均走地层，内部两层走电源和信号线，这种方案是四层板设计的最佳叠层方案，对EMI有极好的抑制作用，同时对降低信号线阻抗也非常有利，但这样布线空间较小，对于布线密度较大的板子显得比较困难。
下面重点讨论一下六层板的叠层设计，现在很多电路板都采用6层板技术，比如内存模块PCB板的设计，大部分都采用6层板（高容量的内存模块可能采用10层板）。最常规的6层板叠层是这样安排的：信号-地-信号-信号-电源-信号，从阻抗控制的观点来讲，这样安排是合理的，但由于电源离地平面较远，对较小共模EMI的辐射效果不是很好。如果改将铺铜区放在3和4层，则又会造成较差的信号阻抗控制及较强的差模EMI等不良问题。
还有一种添加地平面层的方案，布局为：信号-地-信号-电源-地-信号，这样无论从阻抗控制还是从降低EMI的角度来说，都能实现高速信号完整性设计所需要的环境。但不足之处是层的堆叠不平衡，第三层是信号走线层，但对应的第四层却是大面积铺铜的电源层，这在PCB工艺制造上可能会遇到一点问题，在设计的时候可以将所有空白区域铺铜来达到近似平衡结构的效果。
更复杂的电路实现需要使用十层板的技术，十层的PCB板绝缘介质层很薄，信号层可以离地平面很近，这样就非常好的控制了层间的阻抗变化，一般只要不出现严重的叠层设计错误，设计者都能较容易地完成高质量的高速电路板设计。
如果走线非常复杂，需要更多的走线层，我们可以将叠层设置为：信号-信号-地-信号-信号-信号-信号-电源-信号-信号，当然这种情况不是我们最理想的，我们要求信号走线能在少量的层布完，而是用多余的地层来隔离其他信号层，所以更通常的叠层方案是：信号-地-信号-信号-电源-地-信号-信号-地-信号，可以看到，这里使用了三层地平面层，而只用了一层电源（我们只考虑单电源的情况）。这是因为，虽然电源层在阻抗控制上的效果和地平面层一样，但电源层上的电压受干扰较大，存在较多的高阶谐波，对外界的EMI也强，所以和信号走线层一样，是最好被地平面屏蔽起来的。同时，如果使用多余的电源层来隔离，回路电流将不得不通过去耦电容来实现从地平面到电源平面的转换，这样，在去耦电容上过多的压降会产生不必要的噪声影响。
9.3.3 PCB上电源分配系统设计规则1 当心电源层割缝
电源平面上的断点(cuts是信号线上阻抗突然改变的点)往往出现在割缝处和过孔上。它们是连接板的对边、连接元件与板子连接器的电路中必要的部分。它们经常被很多小缺口（gaps）所围绕，这些小缺口位于电源层，它们被腐蚀用以防止信号线短路的。如果过孔离得太近，腐蚀的线又太粗，它们就会连在一起，形成一个回路上的阻碍。断点可能发生在背板连接器（connectors）及设备插槽中（device sockets）（图9－32）。


图9－32  信号通过过孔返回的公共路径
例如，断点可能发生在VME（一种工业现场总线） 背板的连接器上。104 脚的连接器具有可能会阻碍信号回路的过孔。所有的信号不得不通过板子的边缘才能形成回路。这样不仅回路的尺寸变大，而且边缘部分被所有的信号共用，会产生串扰。
2 地线电缆的有效性
回路尺寸问题同样适用于脱离板面的电缆。每个信号都需要有一对电线：一条用于传输信号，一条用于传输返回信号。这两条线应该尽量贴近以减小回路尺寸。图9－33－a 和图9－33－b 示范了不正确的结构，而图9－33－c 则是正确的结构。




3 分离模拟电源平面与数据电源平面
随着IC集成度的提高，现在的IC一般都有好几对电源和地，其中就有模拟地和电源地。地线实际上也是一条信号线，但它的特殊性在于它是电路的公共端，通常是指零电位点。但由于使用的导线和敷铜连线在高频下都有寄生的电感，电容的存在，将当其作地线时，导线本身的阻抗也会使电容产生公共耦合，从而使模拟地和数字地相互干扰。由于数字信号的0，1有一定的容差范围，如0.7V以下为0，2.4V以上为1，所以数字信号上有几百毫伏的噪声一般是不会影响信号的正常判断的。
而模拟信号对噪声十分敏感，如果一个幅度为2V的正弦信号上叠加了一个几百毫伏的噪声，再经过多级放大器放大后，那么很可能引起信号门限电平的误判而使这个电路工作在错误的状态之下。所以从理论上来说要将数字地和模拟地分开，以降低电源对噪声的耦合作用。在实际的设计中，通常把电源通过两个file:///C:.Users.dell.AppData.Local.Temp.ksohtml.wps_clip_image-9734.pngH 的电感引出分别作为模拟电源和数字电源，同时在电源的地端用零欧姆的电阻分别引出作为模拟地和数字地。
高速模拟系统对数字噪声是很敏感的。比如，放大器可以将跳变噪声放大，几乎像一个尖峰脉冲（spike）。在既具有模拟与数字两种功能的板子上，一般这两种电源是需要分开的。对于同时使用两种（模拟和数字）信号的板子来说，这种方法会导致一些问题（比如DAC 和电压比较器，它们既和模拟信号有关又和数字信号有关）。信号线必须跨过平面边界，这些边界迫使回路在回到驱动之前先回到电源。
在信号交叉的接地平面放置跳线可以很好的解决问题（图9－34）。Jumper 在断点处为返回信号提供了桥梁；也使得回路的尺寸减小。




4 避免重叠分离的板平面
当我们使用分离的电源平面的时候，不要将数字电路的电源平面与模拟电路的电源平面重叠。将数字电路的电源平面与模拟电路的电源平面分开的目的是将数字电路与模拟电路分开。如果板平面交叠，电路就会有交叠的可能，就会损害电路的分离性。
为了保证分离性，一块板子，从分离的平面之间切开。检查板子新暴露在外面的边缘部分，应该看不到任何金属部分，除非因为有特意留出的跨边界的电路或者连接。
5 隔离敏感元件
有些设备，比如锁相电路，对噪声非常敏感。它们需要更高级别的隔离。在电源平面上边沿设备周围腐蚀出马蹄形可以达到很好的隔离效果（见图9－35），所有进出该设备的信号都由马蹄形一端的窄小通路传输。电源平面上电流噪声使用这个技术的时候，要保证其他所有信号都绕开了隔离的部分。否则，这些线路会产生原本希望避免的噪声。




6 将电源总线靠近信号线
有时候，设计者不得不使用双层板，不能使用电源平面而要用电源总线。即使如此，将电源总线靠近信号线也同样能够减小回路的尺寸。地线总线应该跟随着板子另一面的最敏感的那条信号线（图9－36）。这样，这条信号线的回路尺寸和使用电源平面的信号线回路尺寸是一样的。




6 20H规则
电源层和接地层之间构成的平板电容器也有自谐振频率，这一谐振频率如果与时钟频率谐振，就会使整个印制电路板成为一个电磁辐射器。这一谐振频率可达200－400MHz。采用20H原则可以使这个谐振频率提高2－3倍。
由于电源层与地层之间的电场是变化的，在板的边缘会向外辐射电磁干扰，称为边缘效应。可以将电源层内缩（如图9－37），使得电场只在接地层的范围内传导，以一个H——电源和地之间的介质厚度为单位，若内缩20H则可将70%的电场限制在接地边缘内；内缩100H则可将98%的电场限制在内。




在电源层的设计中经常使用“20H”规则。但是在实际的高速电路中，需要根据不同的情况来决定是否应该使用20H规则。
20H规则适用于两个敷铜的Power-Ground结构；而过孔则对多个敷铜结构中的辐射起到了很好的抑制作用。当然过孔的使用也是需要详细的研究，过多的过孔会增加敷铜层的阻抗，破坏敷铜层的连续性。
9.3.4 设计实例下面讨论的PCB中包含数字电路和模拟电路两大模块，且数字电路与模拟电路供电系统分离，共地点设在电源系统的接地端子处。模拟电路又分为初级放大、A/D变换、晶体振荡器以及D/A变换输出等4个功能模块。为了避免各功能模块之间的噪声干扰，各功能模块遵守布局模块化，并采用分级和分模块供电方案，采用LDO电源模块进行稳压。所有模拟电路共用同一个模拟地。这样所有模拟电路共有4种电源。
由于互联信号较少，该电路板采用4层板，顶层、底层走线。第二层为专用地平面，数字地、模拟地在这一层进行了分割；所有电源均分布在第三层，因此第三层的敷铜平面被分割成独立的5块。图9－40描述了第一版的PCB布局、布线示意图。




    为了获得第一版PCB工作的稳定性及系统精度等信息，我们测量了该PCB正常工作时各个模块的电源、地之间的噪声情况，如表9－2。
为什么系统的噪声会这么大呢？经过仔细的分析，从图9－41可以看出，按照这种供电方式，第二层地平面上由于模拟地、数字地的分割留下了一条横穿整个PCB的无敷铜区域，使得数字电路与模拟电路之间的信号不具备传输线的优良性能。因此，这样一条沟虽然隔离了数字电路对模拟电路的部分噪声干扰，但也给系统带来严重的信号完整性问题。
如图9－41，地平面分割留下来的“沟”阻断了两模块之间信号交换的正常返回路径。从模拟模块出发的信号，比如A/D变换器输出的图象数据，其返回电流不得不经过数字地敷铜平面，绕到电源系统，再流回模拟地敷铜平面，构成了巨大的环形回路。这样，不但返回电流本身在两模块的敷铜平面引入很大的噪声，而且环形回路本身具有很强的天线效应，因此信号间存在巨大的串扰，同时系统也对外部产生电磁干扰。


表9－2第一版正常工作时有源器件附近电源、地之间噪声情况

	测量序列		示波器探头噪声	数字电源与数字地	模拟电源与模拟地
					初级放大	A/D变换	晶振	D/A及输出
噪声 (mv)	峰峰值	①	47.4	154	195	234	238	309
		②	44.4	125	201	240	262	337
		③	45.0	111	187	239	269	374
	均方值	①	3.57	12.5	18.5	22.9	30.4	39.8
		②	3.90	12.6	19.5	22.4	31.0	40.6
		③	3.97	13.4	18.8	22.4	31.3	40.6

结论：在数字、模拟混合电路系统中，数字地与模拟地的共地点选择在板外，即两敷铜平面完全独立，使得数字电路与模拟电路之间的信号线不具备传输线的特征，给系统带来严重的信号完整性问题。
如图9－42，针对以上结论和第一版中存在的问题，第二版除了在电路原理上做了改动外，做了如下改进：
数字电路与模拟电路采用同一个电源系统，地平面不加分割。因此第二层的敷铜层是完整的。模拟电路分为初级放大、A/D变换、以及D/A变换输出等3个功能模块（同步分离和晶体振荡器采用数字电源供电）。各功能模块分级和分模块，并采用LDO电源模块进行稳压。因此第三层的敷铜平面被分割成独立的4块。
遵守布局模块化、局部化准则，即数字电路与模拟电路功能模块之间、各模拟电路功能模块之间保持一定的距离。遵守布线的局部化准则，即数字信号线尽量远离与之无关的模拟电路。
因为第三层的敷铜不完整，因此绝大多数信号线都在顶层走线。走在底层的信号线必须保证不跨越第三层的无敷铜区域。这样，没有一根线跨越了敷铜层上由于电源、地分割而留下的“沟”，使所有的信号线都具备传输线的优良性能。




改进后的PCB生产出来以后，笔者对其进行了测试。表9－3列出了PCB正常工作、输入接地时的电源、地之间的噪声情况；与第一版相比，改进板的内部噪声明显地比改进前小。
表9－3改进版正常工作时有源器件附近电源、地之间噪声情况

	测量序列		示波器探头噪声	数字电源与数字地	模拟电源与模拟地
					初级放大	A/D变换	D/A及输出
噪声 (mv)	峰峰值	①	23.2	122	102	119	84.8
		②	25.2	121	103	83.9	107
		③	25.0	129	122	91.6	89
	均方值	①	4.19	10.7	9.19	9.56	8.42
		②	4.00	11.1	9.18	8.99	8.53
		③	4.20	10.8	10.2	9.53	8.45

本章小结

缺







思考题
1．如何正确理解高速和高频的概念以及两者的区别？
2．什么叫电源完整性？为什么在高速电路中需要考虑电源完整性问题？
3．破坏电源完整性（即造成电源不稳定）的根源和表现形式各有哪些？
4．电源分配系统的作用？局部电源分配系统和系统级电源分配网络的各自侧重点是什么？
5．电源发生波动的原因？如何对电源的阻抗进行控制？
6．什么是同步开关噪声（SSN/Δi噪声）？其最主要表现有那两种？可以采取哪些措施来减小SSN 的影响？
7．减轻On-chip开关噪声和Off-chip开关噪声各有哪些方法？
8．为什么说电源完整性设计的重点在于合理的选择和放置电容？实际电容模型和理想电容模型有何区别？为什么要多个旁路电容并联使用？
9．如何建立电源地平面的模型以及对其进行阻抗分析？
10．什么是电源网格分析法？静态电源网格分析法和动态电源网格分析法各有何优缺点？
11．目前主要有哪几种电源系统架构？它们有何区别？
12．注意哪些原则有助于发挥电源平面的优点，避免缺点？
13．使用电源层和地层来代替以前的电源线和地总线有哪些优点？叠层设计方案应尽量遵循哪些方面的规则？

Abel

楼主，这篇文章太受用了，谢谢